Re: MEGADRIVE vs SUPER NINTENDO : Fight !

[Johnny16Bit]

LOL, l'argument qui défend la MD, comme si les clones de famicom (qui ont même un nom : famiclone) et de snes n'existaient pas. Comme si ça prouvait la qualité d'une console.

C'est pas gênant, au quotidien, dans ton rôle de modérateur, de ne pas lire ce qu'on écrit, mais de lire des trucs qui ne l'ont pas été?

[upsilandre]

Sinon j'ai une dernière question pour Stef sur la Megadrive.
On sait que le DMA est 2x plus lent quand il sagit de la VRAM par rapport a la CRAM (et maintenant on sait vraiment pourquoi, la VRAM est 4x plus lente en ecriture qu'en lecture).
Je me souviens que tu as dit que c'etait la frequence du DMA qui etait divisé par 2 lors des DMA VRAM alors que moi initialement je pensais plutôt que la fréquence DMA restait toujours la meme et c'est juste qu'il prenait l'octet LSB sur le bus 16bit pour le DMA VRAM (puisque de toute facon ca passe par un goulot 8bit sur la VRAM) avec une incrémentation d'un octet de l'adressage au lieu de 2 pour la CRAM. Disont que c'etait le plus simple (plutot que de bufferiser les 16bit puis prendre ensuite le LSB et le MSB de facon alternative).
Y avait aussi cette histoire ou certaines ROM ne supportaient pas bien le DMA CRAM uniquement. Est ce que tu penses que cette histoire est parfaitement fiable ou y a des doutes? est ce que la fréquence divisé par 2 du DMA est une hypotèse ou quelque chose d'avéré?

[Stef]

Sinon j'ai une dernière question pour Stef sur la Megadrive.
On sait que le DMA est 2x plus lent quand il sagit de la VRAM par rapport a la CRAM (et maintenant on sait vraiment pourquoi, la VRAM est 4x plus lente en ecriture qu'en lecture).
Je me souviens que tu as dit que c'etait la frequence du DMA qui etait divisé par 2 lors des DMA VRAM alors que moi initialement je pensais plutôt que la fréquence DMA restait toujours la meme et c'est juste qu'il prenait l'octet LSB sur le bus 16bit pour le DMA VRAM (puisque de toute facon ca passe par un goulot 8bit sur la VRAM) avec une incrémentation d'un octet de l'adressage au lieu de 2 pour la CRAM. Disont que c'etait le plus simple (plutot que de bufferiser les 16bit puis prendre ensuite le LSB et le MSB de facon alternative).
Y avait aussi cette histoire ou certaines ROM ne supportaient pas bien le DMA CRAM uniquement. Est ce que tu penses que cette histoire est parfaitement fiable ou y a des doutes? est ce que la fréquence divisé par 2 du DMA est une hypotèse ou quelque chose d'avéré?

En fait au début je pensais comme toi, autant tout simplement lire un word à chaque fois et simplement incrémenter l'adresse source de 1 et utiliser le bit0 de cette adresse pour lire soit le LSB ou soit le MSB.
Mais vraiment non ça ne fonctionne pas comme ça. On peut dire que le DMA fonctionne à une cadence plus réduite mais il ne me semble pas avoir parlé de fréquence divisée par 2, peut être as tu vu ça dans un post de Touko ? En tout cas la réduction de la vitesse se fait "naturellement" grâce au FIFO du VDP. Quand tu fais un DMA le VDP passe par le FIFO de 4 mots (16 bits) du VDP pour transférer les données. Quand le FIFO est plein et que tu tentes d'écrire dedans alors le VDP te bloque le temps qu'un slot se libère dans le FIFO. Du coup comme l'écriture en VRAM est lente le FIFO va se remplir très rapidement et la lecture depuis la rom va se faire plus lentement au rythme de libération des slots dans le FIFO (soit après 2 octets écrits en VRAM). C'est ce FIFO qui régule automatiquement la vitesse de lecture, après ce qui est étonnant c'est que ça devrait poser un problème sur les 4 premiers words lus car théoriquement ceux là sont transférés à pleine vitesse (car au début le FIFO est vide)... Je sais que Sega donnait des préconisations avec certains ROMS, où il fallait démarrer le DMA depuis la RAM (en gros le code qui lançait le DMA devait s’exécuter depuis la RAM) mais je ne sais pas si ça a un lien. Pour les histoires de DMA vers la CRAM impossibles avec les premières ROMS, il faudrait que je retouve les infos mais ça me semblait bien sérieux quand même. J'ai vu que parmi les premières ROMS MD, on pouvait trouvait des chips à 500ns en temps d'accès... c'est très lent, et ce genre de ROMS ne devrait, théoriquement, pas tenir pas le DMA en CRAM.

[Invité]

On peut dire que le DMA fonctionne à une cadence plus réduite mais il ne me semble pas avoir parlé de fréquence divisée par 2, peut être as tu vu ça dans un post de Touko ?

Non ..
J'ai juste dit que les transferts en VRAM sont 2x plus rapide sur PCE que sur MD, mais pas que la fréquence du DMA est /2 .

[upsilandre]

Sinon j'ai une dernière question pour Stef sur la Megadrive.
On sait que le DMA est 2x plus lent quand il sagit de la VRAM par rapport a la CRAM (et maintenant on sait vraiment pourquoi, la VRAM est 4x plus lente en ecriture qu'en lecture).
Je me souviens que tu as dit que c'etait la frequence du DMA qui etait divisé par 2 lors des DMA VRAM alors que moi initialement je pensais plutôt que la fréquence DMA restait toujours la meme et c'est juste qu'il prenait l'octet LSB sur le bus 16bit pour le DMA VRAM (puisque de toute facon ca passe par un goulot 8bit sur la VRAM) avec une incrémentation d'un octet de l'adressage au lieu de 2 pour la CRAM. Disont que c'etait le plus simple (plutot que de bufferiser les 16bit puis prendre ensuite le LSB et le MSB de facon alternative).
Y avait aussi cette histoire ou certaines ROM ne supportaient pas bien le DMA CRAM uniquement. Est ce que tu penses que cette histoire est parfaitement fiable ou y a des doutes? est ce que la fréquence divisé par 2 du DMA est une hypotèse ou quelque chose d'avéré?

En fait au début je pensais comme toi, autant tout simplement lire un word à chaque fois et simplement incrémenter l'adresse source de 1 et utiliser le bit0 de cette adresse pour lire soit le LSB ou soit le MSB.
Mais vraiment non ça ne fonctionne pas comme ça. On peut dire que le DMA fonctionne à une cadence plus réduite mais il ne me semble pas avoir parlé de fréquence divisée par 2, peut être as tu vu ça dans un post de Touko ? En tout cas la réduction de la vitesse se fait "naturellement" grâce au FIFO du VDP. Quand tu fais un DMA le VDP passe par le FIFO de 4 mots (16 bits) du VDP pour transférer les données. Quand le FIFO est plein et que tu tentes d'écrire dedans alors le VDP te bloque le temps qu'un slot se libère dans le FIFO. Du coup comme l'écriture en VRAM est lente le FIFO va se remplir très rapidement et la lecture depuis la rom va se faire plus lentement au rythme de libération des slots dans le FIFO (soit après 2 octets écrits en VRAM). C'est ce FIFO qui régule automatiquement la vitesse de lecture, après ce qui est étonnant c'est que ça devrait poser un problème sur les 4 premiers words lus car théoriquement ceux là sont transférés à pleine vitesse (car au début le FIFO est vide)... Je sais que Sega donnait des préconisations avec certains ROMS, où il fallait démarrer le DMA depuis la RAM (en gros le code qui lançait le DMA devait s’exécuter depuis la RAM) mais je ne sais pas si ça a un lien. Pour les histoires de DMA vers la CRAM impossibles avec les premières ROMS, il faudrait que je retouve les infos mais ça me semblait bien sérieux quand même. J'ai vu que parmi les premières ROMS MD, on pouvait trouvait des chips à 500ns en temps d'accès... c'est très lent, et ce genre de ROMS ne devrait, théoriquement, pas tenir pas le DMA en CRAM.

Ca se tiens.
Reste effectivement la question du remplissage du Fifo. Je dirais que ca doit faire meme plutot 6 words qui doivent etre lu full debit avant qu'il soit plein car pendant que tu le remplis il se vide aussi quand meme de l'autre coté? Y a probablement un truc a comprendre. Peut etre que le FIFO bloque le DMA quand il est plein mais peut etre que le DMA est aussi capable de s'auto bloquer quand la mémoire ne réagit pas comme il faut et sauter un cycle.
Enfin peu importe, au final on a une frequence d'acces divisé par 2 par rapport a la CRAM ce qui est bienvenu vu que le CPU est aussi econome.

[Invité]

y'a un truc de pas logique là, comment le DMA peut-il avoir une fréqu /2 en accès VRAM alors que d'après toi le VDP accède à la VRAM en 1 cycle/word ??

[Nextome]

Cest moins drole ici depuis quelques temps... Vos discussions de VRAM, VDP, CRAM, DMA, FAP, PLOP, TRUC... Entres les 2 machines... On peut pas créer un autre topic plus axé sur tout ca.... Parceque là, à part 2 membres qui seclatent a en causer jour et nuit.... Zzzz

[upsilandre]

y'a un truc de pas logique là, comment le DMA peut-il avoir une fréqu /2 en accès VRAM alors que d'après toi le VDP accède à la VRAM en 1 cycle/word ??

J'ai pas compris.

Pour résumé on parlait de la pression sur la ROM. Je me demandais si le DMA ROM>VRAM sollicitait la ROM a la meme frequence que pour le DMA ROM>CRAM (pour finalement ne garder que l'octet LSB ou MSB jusqu'a la VRAM et son bus 8bit) ou si finalement il profitait réelement du fait que l'ecriture en VRAM est plus lente (et profitait du bus 16bit) pour reduire la frequence d'acces a la ROM sur ce type de DMA.
A priori c'est plutot le second cas. A part sur la question du remplissage du FIFO un peu flou, l'acces a la ROM pour le DMA VRAM se fait donc a une frequence de 1.68mhz et 1.92mhz pour le CPU ce qui donc reste assez leger (surtout si on compare au 7.16mhz de la PCE).

EDIT: D'ailleurs j'avais oublié de posé la question a stef. les acces ROM/RAM du CPU (voir DMA) se font sur 16bit mais est ce qu'on a quand meme acces a une granularité d'adressage par octet (meme si ca compliquerait un peu la gestion des mémoires) ou est ce que les mémoires sont vraiment découpé en word du point de vue de l'adressage (ce qui serait de loin le plus simple mais il me semblait avoir lu un truc contradictoire).
En gros si tu pointe l'adresse &x avec le CPU ca pointe un world qui se trouve a cette adress $x ou plutot les 2 octets qui se trouve a l'adresse &x et &x+1

[upsilandre]

Cest moins drole ici depuis quelques temps... Vos discussions de VRAM, VDP, CRAM, DMA, FAP, PLOP, TRUC... Entres les 2 machines... On peut pas créer un autre topic plus axé sur tout ca.... Parceque là, à part 2 membres qui seclatent a en causer jour et nuit.... Zzzz

Moi ca y est j'ai fait a peu pret le tour des analyses mais quelque chose me dit qu'une fois qu'on sera partie il se passera pas grand chose de plus sur le topic. C'est peut etre juste qu'il y a pas forcement grand chose de plus a dire sur le sujet. Y a pas eu deja plus de 400 pages ou un truc du genre?

[Invité]

Pour résumé on parlait de la pression sur la ROM. Je me demandais si le DMA ROM>VRAM sollicitait la ROM a la meme frequence que pour le DMA ROM>CRAM (pour finalement ne garder que l'octet LSB ou MSB jusqu'a la VRAM et son bus 8bit) ou si finalement il profitait réelement du fait que l'ecriture en VRAM est plus lente (et profitait du bus 16bit) pour reduire la frequence d'acces a la ROM sur ce type de DMA.

je pense qu'elle change pas, c'est la raison d'être du FIFO de faire tampon ..

EDIT: D'ailleurs j'avais oublié de posé la question a stef. les acces ROM/RAM du CPU (voir DMA) se font sur 16bit mais est ce qu'on a quand meme acces a une granularité d'adressage par octet (meme si ca 

Non le 68k ne traite que des adresses 16 bits, si tu veux une variable 8 bits, tu perds le MSB (sauf caser 2 variables 8 bit dans une 16), le DMA aussi il me semble .

[upsilandre]

Pour résumé on parlait de la pression sur la ROM. Je me demandais si le DMA ROM>VRAM sollicitait la ROM a la meme frequence que pour le DMA ROM>CRAM (pour finalement ne garder que l'octet LSB ou MSB jusqu'a la VRAM et son bus 8bit) ou si finalement il profitait réelement du fait que l'ecriture en VRAM est plus lente (et profitait du bus 16bit) pour reduire la frequence d'acces a la ROM sur ce type de DMA.

je pense qu'elle change pas, c'est la raison d'être du FIFO de faire tampon ..

L'ecriture en VRAM est 2 fois plus lente qu'en CRAM, du coup la frequence d'acces a la ROM est divisé par 2 une fois le FIFO remplis. Le FIFO c'est juste 4 octets, il va pas absorber ton flux DMA. La question c'est les premiers cycles d'amorcage pour le remplissage du Fifo mais y a peut etre un mecanisme.

[vingazole]

Et sinon, upsilandre, aurais-tu le même genre d'informations pour la Master System et/ou la Game Gear ? Si oui je suis preneur

[Invité]

Je dirai plutôt que le DMA est en pose si le FIFO est plein .
Je vois mal comment le DMA sait si la ROM est suffisamment rapide ou pas, contrairement à la snes où tu as l'info dans le header de la rom .

[upsilandre]

Je dirai plutôt que le DMA est en pose si le FIFO est plein .

Oui et donc le DMA se retrouve donc contraint a suivre le rythme d'ecriture de la VRAM et donc ca divise par 2 la frequence d'acces a la ROM par rapport a un DMA vers la CRAM. C'est de ca dont on cause.

[upsilandre]

Et sinon, upsilandre, aurais-tu le même genre d'informations pour la Master System et/ou la Game Gear ? Si oui je suis preneur

La NES et la SMS j'ai pas mal décortiqué (et c'est plus simple) mais c'est pas le topic.

[vingazole]

Ok, mais ici c'est le topic de fight SNES/MD, alors bon...

[Invité]

Oui et donc le DMA se retrouve donc contraint a suivre le rythme d'ecriture de la VRAM et donc ca divise par 2 la frequence d'acces a la ROM par rapport a un DMA vers la CRAM. C'est de ca dont on cause.

Je le vois pas comme ça, car les 4 premiers octets lus de la ROM se font à pleine vitesse quand même, donc on peut pas réellement parler de freq/2 mais bon .

[upsilandre]

Oui et donc le DMA se retrouve donc contraint a suivre le rythme d'ecriture de la VRAM et donc ca divise par 2 la frequence d'acces a la ROM par rapport a un DMA vers la CRAM. C'est de ca dont on cause.

Je le vois pas comme ça, car les 4 premiers octets lus de la ROM se font à pleine vitesse quand même, donc on peut pas réellement parler de freq/2 mais bon .

C'est justement de ca qu'on parle. La frequence d'acces a la ROM est divisé par 2 seulement quand le FIFO est remplis d'ou le doute. (j'ai l'impression d'etre un peroquet a devoir toujours tout répété ce qui est deja ecrit, pourtant suffirait juste de lire )
Mais a priori y a quelque chose qui fait que le remplissage des 4 octets du FIFO pose pas vraiment de probleme puisque y aurait des ROMs qui ne supporte pas le DMA ROM > CRAM et qui pourtant supporte tres bien le DMA ROM >VRAM sans glitch a priori.

[Invité]

Le probleme c est que tu utilises les mauvais termes, tu parles de frequence, alors que ce serrait plutot des wait states .
Frequence/2 je comprends dotclock/2.
Ou alors precices par frequence des acces .

[upsilandre]

Le probleme c est que tu utilises les mauvais termes, tu parles de frequence, alors que ce serrait plutot des wait states .
Frequence/2 je comprends dotclock/2.
Ou alors precices par frequence des acces .

a chaque fois je parle de frequence d'acces a la ROM, ce qui nous intéresse.

EDIT:
Je me suis relu quand meme pour voir et depuis que tu m'as interpellé dans cette conversation pour soumettre ton interrogation je t'ai quand meme repondu ca:

pour reduire la frequence d'acces a la ROM sur ce type de DMA.

l'acces a la ROM pour le DMA VRAM se fait donc a une frequence de 1.68mhz

du coup la frequence d'acces a la ROM est divisé par 2 une fois le FIFO remplis

donc ca divise par 2 la frequence d'acces a la ROM

La frequence d'acces a la ROM est divisé par 2 seulement quand le FIFO est remplis

Pour qu'a la fin de cette enchainement de reponse perroquet en mode "je fais l'effort" tu me dise que je devrais plutot utiliser le terme "frequence d'acces" pour etre compréhensible. C'est pas possible, t'es un troll en faite, c'est le topic qui veut ca  

[Stef]

EDIT: D'ailleurs j'avais oublié de posé la question a stef. les acces ROM/RAM du CPU (voir DMA) se font sur 16bit mais est ce qu'on a quand meme acces a une granularité d'adressage par octet (meme si ca compliquerait un peu la gestion des mémoires) ou est ce que les mémoires sont vraiment découpé en word du point de vue de l'adressage (ce qui serait de loin le plus simple mais il me semblait avoir lu un truc contradictoire).
En gros si tu pointe l'adresse &x avec le CPU ca pointe un world qui se trouve a cette adress $x ou plutot les 2 octets qui se trouve a l'adresse &x et &x+1

Comme l'a dit Touko, le 68000 va toujours effectuer un accès word à la mémoire même lors de la lecture d'un byte (dans ce cas il prend le LSB / HSB selon A0).
Par contre cette granularité de word on la trouve sur la VRAM. Bien que l'écriture en VRAM se fasse par byte, il est impossible d'écrire un simple byte en VRAM, tout les accès se font par word car le port du VDP ne supporte que des écritures 16 bits (si tu tentes une écriture 8 bits, le LSB est recopié dans le HSB et vice versa). Idem pour le step d'auto incrément de l'adresse d'écriture, pendant un DMA, bien que la VRAM est écrite byte par byte, l'auto incrémente se fait après chaque word transféré... bon après y'a de bonnes raisons pour que ça fonctionne comme ça

Sinon pour revenir à ce qui se passe au début d'un transfert DMA --> VRAM, effectivement y'a bien 6 words (4 + 2 qui ont le temps d'être écrit en VRAM) qui doivent être transférés à pleine vitesse au début, je ne sais pas comment la ROM encaisse ça, y'a surement une bonne explication, faudrait que je demande à Nemesis et les autres gurus de la MD :p

[upsilandre]

ok.
Pour en finir avec les ROM MD. Le maximum adressable sans mapper c'est combien? 4Mo?
edit: a priori c'est 8Mo si l'adressage est donc par word? C'est cool, juste ce qu'il faut pour ne jamais etre géné par cette limite.

[Invité]

LOL, l'argument qui défend la MD, comme si les clones de famicom (qui ont même un nom : famiclone) et de snes n'existaient pas. Comme si ça prouvait la qualité d'une console.

C'est pas gênant, au quotidien, dans ton rôle de modérateur, de ne pas lire ce qu'on écrit, mais de lire des trucs qui ne l'ont pas été?

C'est pas gênant, dans tous les topics, de se faire basher ?

[Stef]

ok.
Pour en finir avec les ROM MD. Le maximum adressable sans mapper c'est combien? 4Mo?
edit: a priori c'est 8Mo si l'adressage est donc par word? C'est cool, juste ce qu'il faut pour ne jamais etre géné par cette limite.

4Mo si tu veux te conformer aux spécifications officielles car la plage 4-8 est réservée pour les extensions comme le MegaCD et le 32X. Après réellement une ROM de 8 Mo fonctionne (comme le démo BadApple que j'ai fait), c'est juste que tu deviens incompatible avec le MegaCD et le 32X. La cart MegaEverdrive te permet même d'aller jusqu'à 10 Mo sans bank switch mais pour ça y'a un petit bidouillage à réaliser dont je n'ai plus le détail.

[sengoku 2]

Admettons la possiblité d'un jeu avec une grande variété de sprites et background ( le second plan qui est évolutif )  au fil d'un même stage. Y a-t-il un frein avec la VRAM de la SNES, MD, PCE ou bien, cela peut-il être contourné seulement par une Rom avec plus d'espace ?

[Invité]

Si on prend un exemple avec second plan on peut enlever la PCE vu qu'elle n'en a qu'un .
Donc mettre la sgx à la place .
Dans ce cas là elle aura l'avantage, ses 64 ko supplémentaires lui permettent de cacher plus de chose en VRAM, et donc de moins décompresser in game,et d'avoir plus de variété que les 2 autres .

Avoir plus de rom ne permet de contourner qu'en partie, tu restes limité par les transferts que tu es capable de faire à chaque frame .

La Md et la snes disposent du flip de tiles, utile pour économiser de la VRAM, mais dans le cas d'un décors varié et non répétitif elle peut être complètement inutile.
Le nombre de palettes dispos peut aussi jouer dans la consommation de vram,de rom, et/ou décompression. 

Au final tout dépend de ce qui est demandé, car un exemple comme ça ne veut rien dire, selon les cas tu pourras trouver des solutions propres à chaque machines.

[upsilandre]

Admettons la possiblité d'un jeu avec une grande variété de sprites et background ( le second plan qui est évolutif )  au fil d'un même stage. Y a-t-il un frein avec la VRAM de la SNES, MD, PCE ou bien, cela peut-il être contourné seulement par une Rom avec plus d'espace ?

Disont que c'est la que le DMA ROM>VRAM ou equivalent entre en jeu pour avoir une mise a jour de la VRAM en continu de facon dynamique. Quelle vitesse, quelle moments disponible... C'est pour ca qu'on s'est un peu attardé dessus.

[sengoku 2]

En fait, je dis cela en ayant en tête les spécificités de la neo geo qui utilise la ROM comme une usine à VRAM, de tel point que des conversions sur Saturn et Playstation limités par leur RAM ont dû trouver un contournement, spécifiquement avec la saturn et sa cartouche de RAM en add-on.

Quelles réponses auront les SNES-MD etc... à ce problème-là ?

[upsilandre]

En fait, je dis cela en ayant en tête les spécificités de la neo geo qui utilise la ROM comme une usine à VRAM, de tel point que des conversions sur Saturn et Playstation limités par leur RAM ont dû trouver un contournement, spécifiquement avec la saturn et sa cartouche de RAM en add-on.

Quelles réponses auront les SNES-MD etc... à ce problème-là ?

C'est sure que la NeoGeo c'est un cas a part (celui de l'arcade). Toute sa ROM est directement cablé sur le GPU comme de la VRAM, potentiellement elle peut avoir l'equivalent d'une VRAM de 128Mo juste pour le tileset donc ca fait rêver.
Avec un DMA 10x plus rapide les consoles 16bit auraient pu rivaliser d'une certaine facon mais ca n'a pas de sens car ca impliquerait alors des ROM tres rapide, vaut mieux alors avoir la meme approche que la NeoGeo. Et puis c'est bien d'avoir le potentiel de manipuler beaucoup de donnée mais ca implique alors aussi de grosse cartouche pour que ca soit utile donc tout ca tombe vite dans une sorte d'escalade exponentiel coûteuse, vitesse, capacité... (comme on l'a vu sur NeoGeo).

Mais c'est vrai que moi c'est quelque chose qui m’embête un peu, j'aime bien les consoles aussi parce que j'aime cette objet qu'est la cartouche qui faisait partie de l'identité des consoles et les consoles ont rarement utilisé l'avantage de la cartouche a son plein potentiel. J'aime bien notamment la NES pour ca car elle a proposé cette alternative (de pouvoir utiliser la ROM de la cartouche comme une partie de la VRAM en cablant le GPU directement dessus) mais apres la NES c'est devenu rapidement compliqué je pense d'avoir des ROM suffisamment rapide et puis c'etait pas toujours pratique et optimal comme solution.
Je pense que la PCE aurait peut etre pu le faire vu la qualité de ROM qu'elle a (et qu'elle est vraiment concu comme une NES2) mais ca aurait impliqué un package complexe voir impossible pour les card en terme de pinout (d'autant qu'il faut des bus plus large que sur NES) et d'agencement (faut 2 ROM distinct, une pour le CPU et une pour le GPU).
Passer plutot par de la VRAM comme le font les console 16bit ca permet quand meme plus de flexibilité et d'optimisation de l'espace des ROMs dont il faut justement économiser chaque octet. Je pense qu'une grande partie des choix initiaux se font par rapport a ca, quelle taille de ROM on va pouvoir utiliser sur notre console, et comme c'est jamais assez le reste en découle. La NeoGeo n'a pas eu se probleme.

[Invité]

Avec un DMA 10x plus rapide les consoles 16bit auraient pu rivaliser d'une certaine facon mais ca n'a pas de sens car ca impliquerait alors des ROM tres rapide

Et aussi bcp plus de VRAM .

Quelles réponses auront les SNES-MD etc... à ce problème-là ?

Aucunes, même avec des roms de la taille de celles sur NG elles ne pourront jamais tenir la charge niveau anims d'un jeu NG style metal slug, bien sur je parle de conversions sans grosses coupes .
Tu penses même une saturn + RAM a du mal, alors une console 16 bits ..

[upsilandre]

Beaucoup plus peut etre pas, si justement y avait la capacité de pouvoir changer presque toute la VRAM pendant un Vblank alors pas besoin de beaucoup de VRAM. Un petit 128Ko de VRAM et a mon avis on pourrait s'approcher de la NeoGeo mais bon ce scénarios n'a aucun sens d'autant qu'il manque aussi la capacité d'affichage en sprite.